この評価ボードは、ハイパフォーマンスSFI-5インターフェイスを内蔵したアプリケーションの、開発および迅速なプロトタイプ作成のための機能プラットフォームを提供します。このボードは、600 Mbpsから3.125 Gbpsまでのデータレートで動作可能なLatticeSC SERDESチャネルと相互動作できるため、SFI-5への準拠の検証に使用できます。
この評価ボードには、SMAコネクタで計測機器と高速SERDESチャネルを接続する機能を内蔵できます。標準のFR4誘電体とスルーホール・ヴィアを使用して製造されています。公称インピーダンスは、シングルエンド・トレースが50Ω、差動トレースが100Ωです。このボードは、LatticeSCデバイスを完全に評価するためのデバッグおよび分析機能を持っています。
デバイスサポート
このボードを使用するには次のソフトウェアが必要です。
- ispLEVER。ラティス・プログラマブルデバイスの設計、適合、配置、および配線用
- ispVM。LatticeSCまたはオンボード・フラッシュメモリデバイスへのプログラムのダウンロード用
SFI-5規格およびラティスIntellectual Property（IP）コア
ラティスSFI-5 Intellectual Property（IP）コアを使用することで、ユーザはLatticeSC/M FPGA内でOIF準拠のSERDES Framer Interface Level 5（SFI-5）コアのインスタンス化が可能です。SFI-5は40 Gbps光リンクの通信インターフェイスを定義したもので、通常はフレーマ、FEC（Forward Error Correction）プロセッサ、およびSERDESで構成されます。SFI-5インターフェイスの目的は、各チャネルでトランスミッタとレシーバ間のスキューが異なる、複数のチャネルで並列にデータを転送することです。SFI-5レシーバは、すべてのチャネルで受信したデータを、最大の遅延が発生したチャネルに合わせて遅延します。これにより、チャネル間のスキューのばらつきが排除されます。