HDLC Controller

Reference Design LogoHDLCはHigh-Level Data Link Control (高レベル・データ・リンク・コントロール)の略で、ISO(International Standards Organization)により公表されました。本データ・リンク・プロトコルはOSIの7層リファレンス・モデルで、リンク・レイヤー(2層)に相当します。今日、LAPB, LAPD, LLCやSDLCのような様々なリンク・レイヤー・プロトコルは多少の変更がありますが全てHDLCプロトコルを基本にしています。単一チャンネル及び複数チャンネルHDLCコントローラのリファレンス・デザインは、それぞれispMACH 4000と5000VGファミリをターゲットにしており、HDLCアプリケーション用途にそのまま、もしくは変更をして利用出来ます。

ネットリスト・ファイルにはispMACH 4000と5000VG用の.BL1ファイル、ispXPGA用の.LD1ファイルとORCAファミリ・サポート用 .NG0のファイルがあります。

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ブロック ダイアグラム

パフォーマンスとサイズ

家族 デバイス チャンネル構成 LUTs REGs SLICEs fmax (MHz)1 リビジョン
ECP2 LFE2-70E-5F672C 1 104 140 95 88 1.1
6 701 855 602 193 1.1
ECP2M LFE2M-70E-5F900C 1 104 140 95 292 1.1
6 701 855 602 158 1.1
XP2 LFXP2-17E-5F256C 1 104 140 95 292 1.1
6 701 855 602 163 1.1
MachXO LCMXO2280C5FT324C 1 105 140 76 227 1.1
6 698 855 477 149 1.1

1.最高クロック周波数は、ラティス設計ソフトウェアのタイミング解析で得ました。貴社設計に取り込んだ後、タイミング・シミュレーションを実行してください。

パフォーマンスと CPLD の利用

デバイスをテスト 性能 I/Oピン サイズ リビジョン
複数のチャネル
LC51024VG-5F676 81.3 MHz 970/1024 マクロセル 3.1
シングル チャネル
LC4256B-3T176C 270.3 MHz 149/256 マクロセル 3.1
LC4256ZE-7MN144C 155.04 MHz   142/256 マクロセル 3.1

1. 最高クロック周波数は、ラティス設計ソフトウェアのタイミング解析で得ました。貴社設計に取り込んだ後、タイミング・シミュレーションを実行してください。

注意: 上記に示された性能と設計サイズは概算見積もりです。実際の結果は選択したパラメータ、タイミング制約、デバイス実装によって変わります。詳細は設計のドキュメントをご覧下さい。全てのコーディングと設計は特に注意書きがない限りPCプラットフォームで行いました。

Documentation

Technical Resources
TITLE NUMBER VERSION DATE FORMAT SIZE
HDLC Controller for FPGAs - Documentation
RD1038 01.1 9/4/2008 PDF 1.1 MB
HDLC Controller Implemented in ispMACH 4000ZE and CPLD Families - Source Code
RD1009 3.1 7/15/2009 ZIP 731.5 KB
HDLC Controller for FPGAs - Source Code
RD1038 1.0 9/4/2008 ZIP 1.2 MB
HDLC Controller Implemented in ispMACH 4000ZE and CPLD Families - Documentation
Also download the source code below
RD1009 03.1 7/1/2009 PDF 566 KB

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