2値化ニューラルネットワーク(BNN)アクセラレータIP

わずかミリワットの消費電力で機械学習インターフェースを実装

FPGAの並列処理機能を利用してBNNを実装しましょう。このIPによって、BNNを電力消費がわずかミリワットのiCE40 UltraPlus FPGAに実装できます。

このIPはiCE40 UltraPlusデバイスのオンチップDSPを使ってBNNを実装します。11つの組込みブロックRAM(EBR)はエンジンの加速をする作業メモリとして使用されます。ユーザーはEBRもしくはより大きいシングルポートメモリ(SPRAM)ブロックを選択し、エンジンで使用される重みと命令を保存することができます。

IPはラティスのニューラルネットワークコンパイラツールとセットになっています。このコンパイラはCaffeやTensorFlowで開発されたネットワークを使って、BNN アクセラレータIPで実行可能な命令にコンパイルできます。

  • iCE40 UltraPlusオンチップsysDSPとsysMEMブロックを使ってBNNを実装
  • わずかmWの電力消費のディープラーニング実装
  • ネットワークの重みと操作シーケンスをEBPかSPRAMブロックにて保存
  • FPGA RTLを変更することなく、さまざまなBNN機能に向けて操作とネットワークの重みを調整可能
Lattice sensAI

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ブロックダイアグラム

BNN実装

CNN実装

性能とサイズ

iCE40 UltraPlus 性能およびリソース使用率1
メモリの種類 BNN Blobタイプ レジスタ LUT数 EBR SRAM clk Fmax 2 (MHz)
EBRAM +1/0 2025 2890 27 0 42.289
DUAL_SPRAM +1/0 1799 2435 11 2 39.700
SINGLE_SPRAM +1/0 2005 2904 11 1 44.789
SINGLE_SPRAM +1/-1 1989 2695 11 1 42.207

1.異なるソフトウェアバージョンを使用している場合や、異なるデバイス密度または速度グレードをターゲットにしている場合は、性能が異なる場合があります。

2. FPGA設計にBNN アクセラレータ IPコアのみが含まれている場合はFmaxが生成されますが、ユーザロジックをFPGA設計に追加するとこれらの値が減少する可能性があります。

Ordering Information

ファミリ OPN 概要
iCE40 UltraPlus CNN-CPACCEL-UP-U 単一設計ライセンス
iCE40 UltraPlus CNN-CPACCEL-UP-UT マルチサイトの設計ライセンス

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ドキュメント

Quick Reference
TITLE NUMBER VERSION DATE FORMAT SIZE
Compant CNN Accelerator IP User Guide
FPGA-IPUG-02038 1.6 3/29/2020 PDF 1.1 MB


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