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  • 1:2 MIPI DSI ディスプレイインターフェース帯域幅レデューサー

    IP Core

    1:2 MIPI DSI ディスプレイインターフェース帯域幅レデューサー

    低解像度ディスプレイをインターフェースで接続する高帯域幅のアプリケーションプロセッサの場合、入力を複数のディスプレイに分配することによって帯域幅を低減することが可能です。ラティスの1:2 MIPI DSIディスプレイインターフェース帯域幅レデューサーIPはそのようなインターフェースの問題を解決できます。
  • 10Gb イサーネット PCS

    IP Core

    10Gb イサーネット PCS

    Archived IP Core supporting ORCA FPGAs - For reference only.
     
  • 10Gb イサーネット XGXS

    IP Core

    10Gb イサーネット XGXS

    Archived IP Core supporting ORCA FPGAs - For reference only.
     
  • 10Gb+ イーサネット MAC

    IP Core

    10Gb+ イーサネット MAC

    イーサネットメディアアクセスコントローラ(MAC)は、ホストプロセッサとイーサネットネットワーク間でデータの送受信をします。
  • 1553エンコーダ/デコーダ

    Reference Design

    1553エンコーダ/デコーダ

    Implements Manchester II encoding and decoding required by the 1553 along with synchronization pattern insertion and identification.
     
  • 1Gb イサーネット PCS

    IP Core

    1Gb イサーネット PCS

    Archived IP Core supporting ORCA FPGAs - For reference only
     
     
  • 1入力から1出力 MIPI DSIディスプレイインターフェースブリッジ

    IP Core

    1入力から1出力 MIPI DSIディスプレイインターフェースブリッジ

    Archived IP - Use newer Modular MIPI/D-PHY IP for this function. MIPI DSI to MIPI DSI pass through for updated DCS config, scaling / cropping, or as a redriver.
  • 1入力から1出力MIPI CSI-2カメラリピーターブリッジ

    IP Core

    1入力から1出力MIPI CSI-2カメラリピーターブリッジ

    Archived IP - Use newer Modular MIPI/D-PHY IP for this function. Used as a repeater to extend the length between the camera and the host processor.
  • 1入力から2出力 MIPI CSI-2カメラスプリッターブリッジ

    IP Core

    1入力から2出力 MIPI CSI-2カメラスプリッターブリッジ

    Archived IP - Use newer Modular MIPI/D-PHY IP for this function. Connects to two cameras from a single application processor port.
  • 2.5 GbイーサネットMAC

    IP Core

    2.5 GbイーサネットMAC

    Archived IP Core supporting the LatticeSC/M FPGA family.
  • 32ビットPCIマスター/ターゲット

    IP Core

    32ビットPCIマスター/ターゲット

    Provides a customizable 32/64-bit master/target or target solution - revision 2.2 for speeds up to 66MHz
  • 4 入力 1 出力 MIPI CSI-2 イメージ・アグリゲーション・デモ

    Demo

    4 入力 1 出力 MIPI CSI-2 イメージ・アグリゲーション・デモ

    Modular MIPI/D-PHY Demonstration - Aggregates four MIPI CSI-2 inputs to a single parallel output stream, which is then displayed on HDMI.
  • 4入力から1出力MIPI CSI-2カメラアグリゲーターブリッジ

    IP Core

    4入力から1出力MIPI CSI-2カメラアグリゲーターブリッジ

    Archived IP - Use newer Modular MIPI/D-PHY IP for this function. Aggregates multiple MIPI CSI-2 image sensor data to a single CSI-2 output.
  • 64ビットPCIマスター/ターゲット

    IP Core

    64ビットPCIマスター/ターゲット

    Fully compliant with the PCI SIG 3.0 for speeds up to 66MHz. Customizable for 32/64-bit master/target or target solution
  • 8:1 マイクロフォン集約

    Reference Design

    8:1 マイクロフォン集約

    iCE40 UltraPlus™ は8個のPDMマイクロフォンからデータを集約し、12Sを経由してプロセッサに伝送することが可能な低コスト、電力効率の良い、小型フットプリントのオーディオソリューションを提供します。
  • 8b/10b エンコーダ/デコーダ

    Reference Design

  • ADC インターフェース

    Reference Design

    ADC インターフェース

    Interfaces with the Texas Instruments (TI) ADS64XX family of ADCs via LatticeECP3 FPGA high-speed LVDS I/O
  • ADC温度測定読み出し

    Reference Design

    ADC温度測定読み出し

    Demonstrates the input of ambient temperature using an input voltage developed using an external resistor/thermistor and interface to the on-chip ADC using I2C
  • CAN-CTRL

    IP Core

    CAN-CTRL

    Compliant to CAN 2.0 and CAN FD (ISO 11898-1.2015). Similar to Philips SJA1000 - error analysis, diagnosis, system maintenance, and optimization features.
  • CLP-02 DES/3DES

    IP Core

    CLP-02 DES/3DES

    Combines supports both Electronic Code Book (ECB) and Cipher Block Chaining (CBC) modes of operation with a selectable mode bit.
     
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